Quali (s)vantaggi nell'abbassare la frequenza di lavoro di un PLL

[ggluca]

Salve, mi sto imbattendo nel seguente PLL a logiche digitali (TTL o HC)  funzionante a 10Mhz, in cui le frequenze F1 di confronto e di uscita devono essere uguali ed in fase tra loro.

Quale è il vantaggio (o svantaggio, o miglior compromesso) nel fare lavorare il PLL ad una frequenza sottomultipla di quella da confrontare e di uscita F1?

Modificato: 12 febbraio 2019 da ggluca

[Livio Orsini]

I divisori hanno il solo scopo di avere in uscita una frequenza variabile.

Il divisore sul confronto determina la frequenza di uscita.

La frequenza di riferimento determina il passo della variazione che si può ottenere in uscita.

Faccio un esempio.

Ammettiamo di avere una frequenza di riferimento di 10 MHz, in uscita potremo avere 10 MHz, con N=1, 20 MHz con N = 2, e così via elencando.

Se divido il riferimento per 10, ottengo come frequenza di riferimento 1 MHz e potrò avere in uscita tutte le frequenze multiple di 1 MHz.

 

Più il riferimento è di valore elevato maggiore è la precisione della frequenza derivata. Se ad esempio compari con 10 MHz hai una comparazione ogni 100ns, mentre se compari ad 1 MHz il tempo di campionamento scende ad 1µs.

 

Ricordo in gioventù, parlo di 35 e più anni fa, sviluppai nell'azienda dove lavoravo un sintetizzatore a 13.000 canali per un Rx-Tx professionale in SSB. Si doveva ottenere una precisione tale per cui il tempo di campionamento doveva essere <=10 µs, mentre la risoluzione doveva essere 1 kHz. Per risolvere il problema si dovette ricorre ad un'architettura che prevedeva 3 loop PLL.

 

Modificato: 12 febbraio 2019 da Livio Orsini

[ggluca]

Grazie della gentile risposta, ma in questo caso i divisori non hanno lo scopo di variare o programmare la frequenza operativa: il valore di frequenza in entrata (quella del clock di riferimento) e quella in uscita dal VCXO (praticamente quella fondamentale del quarzo) sono fisse e dello stesso ordine di grandezza (entrambe circa a 10MHz). Si tratta esclusivamente di fare lavorare il PLL a 10 Mhz oppure a 5Mhz (usando due divisori identici 1:2) o a 2,5Mhz (usando due divisori identici 1:4) o a 1,25Mhz etc..

 

Questo verrà deciso a monte del progetto, poi non sarà più possibile cambiare la frequenza di lavoro (di feedback).

 

La domanda quindi è: qual è il vantaggio (se esiste) di avere un loop a frequenza minore?

 

Siccome ho visto schemi che lavorano a un sedicesimo della frequenza operativa, immagino che ci sia un vantaggio (che mi sfugge!) nel far lavorare il PLL a frequenza minore introducendo due divisori identici 1:16 sia in entrata al Phase Detector che in uscita dal VCXO come segnale di feedback.

 

 

Grazie

Modificato: 12 febbraio 2019 da ggluca

[Livio Orsini]

Ti ho già risposto.

Semplificando

Maggiore è il periodo di campionamento minore è la precisione dell'anello.

[ggluca]

Proprio adesso, Livio Orsini scrisse:

Ti ho già risposto.

Semplificando

Maggiore è il periodo di campionamento minore è la precisione dell'anello. 

 Si, ma ciò mi sembra che comporti esclusivamente un peggioramento delle prestazioni. Ci deve pur essere un vantaggio se alcuni progettisti autorevoli hanno introdotto due divisori identici, aumentando complessità e costi: quale?

 

[Livio Orsini]

Se non dai più informazioni sul dispositivo-applicazione la risposta non può che essere generica.

Così, in linea generale, abbassare la frequenza riduce i consumi ed i disturbi.

 

[ggluca]

Certo, ha perfettamente ragione.

Si tratta di un convertitiore digitale per applicazione audio, dove il clock VCXO interno (presumibilmente low-jitter) viene sincronizzato alla frequenza del ricevitore SPDIF in ingresso. Ecco il link dove si utilizzano due contatori 74HC393 come divisori 1:16 su entrambi i segnali. I progettisti sono autorevolmente noti nel mondo DIY audio

Teoria

Schema

 

Sono assolutamente convinto che il circuito funzionerebbe anche senza divisori, come da teoria generica dei PLL, per cui mi chiedo quale sia stato il vantaggio di abbassarne la frequenza di lavoro. Grazie

Modificato: 12 febbraio 2019 da ggluca

[Livio Orsini]

Certo che il circuito funziona anche senza divisori, ammesso che la componentistica usata possa lavorare a quella freqeunza.

 

I concetti llimite te li ho descritti in precedenza: se il tempo di campionamento fosse zero,ovvero frequenza infinita, il controllo sarebbe continuo nel tempo e le 2 frequenze sarebbero anche isofase; allungando il tempo di campionamento aumentano gli errori istantanei, dipende dalla stabilità del segnale controllato.

 

Nella pratica si cerca il miglior compromesso tra precisione e riduzione degli effetti collaterali.

Non è un problema che si possa analizzare in poche righe di un messaggio.

Se ti interessa approfondire l'argomento dovresti farti una cutura di base sulle tecniche PLL.

Io ticonsiglierei, se riesci a reperirlo, un libro che credo si intitoli come qualche cosa di simile a tecniche di controllo PLL (ovviamente in inglese), l'autore è Gadner; questa è un po' come le tavole di Mosè per i PLL. Poi c'è anche il Krupa sulle tecniche di sintesi digitale di frequenza, libro che ho ancora nella mia bioblioteca tecnica, anche se sono decenni che non mi occupo più di sintesi di freqenza nei dettagli.

Probabilmente ci saranno anche altri testi di altri autori più recenti. Però, componentistica aparte, le teorie di base son sempre le stesse, cambia solo la meccnizzazione.